CEA-Leti用于Chiplet的異構集成晶圓級技術

  簡介

  隨著電子器件對更高性能和更多功能的需求日益增長，傳統(tǒng)半導體的擴展正受到物理限制。通過先進封裝實現(xiàn)的chiplet集成正在成為繼續(xù)推動系統(tǒng)級改進的方法，允許將針對不同功能進行優(yōu)化的不同chip（"chiplet"）組合到單個封裝中。

  本文將介紹為實現(xiàn)高密度chiplet集成而正在開發(fā)的關鍵晶圓級技術，重點介紹 CEA-Leti 正在開展的工作。我們將探討三維集成背后的動機，概述相關工藝，并探索一些前沿應用。

  從傳統(tǒng)封裝到先進封裝

  一直以來，封裝被視為封裝單片集成電路芯片的一個相對簡單的步驟。但在過去的十多年中，封裝技術本身已成為創(chuàng)新的驅動力，促成了全新的系統(tǒng)級封裝（SiP）架構，如首款 Apple Watch 和 AMD 的 3D V-cache。

  三維電路的形態(tài)

  三維集成電路由多個垂直堆疊和互連的薄半導體層組成。關鍵要素包括：

  厚度在 50 微米以下的薄堆疊層

  層內垂直互連，如連接各層正反面的硅通孔 （TSV）

  層與層之間的垂直互連，提供高密度三維集成

  使用再分布層 （RDL） 的層內二維互連

  晶圓到晶圓鍵合技術

  晶圓到晶圓鍵合是堆疊減薄半導體層的關鍵工藝之一。這需要將芯片減薄至 50 微米或更薄的技術，將它們暫時粘合到機械載體芯片上，然后在加工后進行剝離。

  硅通孔 （TSV） 技術

  TSV 是穿過半導體芯片的垂直互連器件，用于連接堆疊層，可以在標準 CMOS 加工流程之前或期間制造?？蓪崿F(xiàn)的縱橫比（深度/寬度）是一項關鍵指標。CEA-Leti 已經展示了高達 3.7 的高縱橫比 TSV，并正在進一步擴展，以實現(xiàn)更高的密度。

  三維互連技術

  垂直互聯(lián)密度是關鍵因素，不同的組裝技術具有從 10^3 到 10^8 互聯(lián)/mm^2的巨大范圍。在一個極端，使用熱壓焊的焊料微凸塊技術可以實現(xiàn)低至 20 微米左右的間距。在另一端，直接混合鍵合等新興技術可實現(xiàn)小于 100 納米的互連間距。

  直接混合鍵合

  直接混合鍵合是實現(xiàn)最高互連密度的關鍵技術。利用原子平面半導體和金屬表面之間的范德華力和共價鍵合力，在不添加材料的情況下將表面粘合在一起。

  工藝流程包括專門的 CMP，以達到所需的 0.5nm RMS 以下的表面粗糙度，然后進行室溫鍵合和退火以加強鍵合。氧化物和銅-銅鍵合界面均可使用。

  CEA-Leti 和其他公司都在積極開發(fā)這一工藝，同時保持合適的設計規(guī)則手冊和較窄的工藝窗口。

  異質鍵合應用

  除了傳統(tǒng)的邏輯對邏輯三維堆疊外，直接混合鍵合還能實現(xiàn)不同材料和器件的異質集成。CEA-Leti 正在研究的應用實例包括：

  將μLED 陣列與用于微型 LED 顯示器的 CMOS 驅動器結合在一起

  將 III-V 器件與硅結合，用于射頻/毫米波前端和相控陣天線

  將針對不同功能（如 CPU、GPU、內存）優(yōu)化的chiplet堆疊到有源硅interposer上’

  CEA-Leti生態(tài)系統(tǒng)

  CEA-Leti 已經在工業(yè)界、學術界和設備供應商之間建立了廣泛的合作伙伴生態(tài)系統(tǒng)，以繼續(xù)推進三維集成技術的發(fā)展。他們的背景涵蓋了所有挑戰(zhàn)，從薄晶圓處理、鍵合工藝開發(fā)到系統(tǒng)級架構設計。

  隨著自動駕駛汽車、人工智能加速器和 6G 通信等應用對更高計算性能和硬件集成度的需求日益增長，先進封裝和Die到晶圓混合鍵合將繼續(xù)成為關鍵的使能能力。

  結論

  通過先進的晶圓級封裝實現(xiàn)異質chiplet集成是顛覆性的方法，可使半導體規(guī)模持續(xù)擴大，超越僅靠傳統(tǒng)單片工藝改進所能實現(xiàn)的規(guī)模。本文所涉及的技術，如晶圓到晶圓鍵合、高縱橫比 TSV、微凸塊組裝，特別是直接混合鍵合，通過將以前獨立的半導體元件組合成緊密集成的三維封裝，正在開啟新的系統(tǒng)架構。

  雖然仍然存在巨大的挑戰(zhàn)，但以模塊化、可互換的方式靈活混合不同的工藝節(jié)點、材料和優(yōu)化的功能塊，有望帶來顯著的系統(tǒng)級優(yōu)勢。隨著主要行業(yè)參與者和 CEA-Leti 等研究機構推動這些異構集成能力的發(fā)展，我們可以預見，未來幾年將有越來越多基于chiplet的創(chuàng)新產品投放市場。

  參考文獻

  [1]S. Joly, "Heterogeneous Wafer Level Technologies for Chiplet Integration," presented at the B-201 Conference, Feb. 2024. Available: /mnt/data/20240208_B-201_Joly.pdf.